Chiplet：延续摩尔定律的新技术，在摩尔定律日趋放缓的当下，有望延续摩尔定律的“经济效益”。Chiplet又称芯粒或者小芯片，它是将一类满足特定功能的die（裸片），通过die-to-die内部互联技术实现多个模块芯片与底层基础芯片封装在一起，形成一个系统芯片，以实现一种新形式的IP复用。目前，主流系统级单芯片（SoC）都是将多个负责不同类型计算任务的计算单元，通过光刻的形式制作到同一块晶圆上。比如，目前旗舰级的智能手机的SoC芯片上，基本都集成了CPU、GPU、DSP、ISP、NPU、Modem等众多的不同功能的计算单元，以及诸多的接口IP，其追求的是高度的集成化，利用先进制程对于所有的单元进行全面的提升。而Chiplet则与之相反，它是将原本一块复杂的SoC芯片，从设计时就先按照不同的计算单元或功能单元对其进行分解，然后每个单元选择最适合的半导体制程工艺进行分别制造，再通过先进封装技术将各个单元彼此互联，最终集成封装为一个系统级芯片组。随着芯片制程的演进，由于设计实现难度更高，流程更加复杂，芯片全流程设计成本大幅增加，“摩尔定律”日趋放缓。在此背景下，Chiplet被业界寄予厚望，或将从另一个维度来延续摩尔定律的“经济效益”。

Chiplet可以大幅提高大型芯片的良率。近年来，随着高性能计算、AI等方面的巨大运算需求，集成更多功能单元和更大的片上存储使得芯片不仅晶体管数量暴增，芯片面积也急剧增大。芯片良率与芯片面积有关，随着芯片面积的增大而下降。一片晶圆能切割出的大芯片数量较少，而一个微小缺陷则可能直接使一颗大芯片报废。Chiplet可将单一die面积做小以确保良率，并用高级封装技术把不同的芯粒集成在一起。

Chiplet有利于降低设计的复杂度和设计成本。Chiplet芯片一般采用先进的封装工艺，将小芯片组合代替形成一个大的单片芯片。利用小芯片（具有相对低的面积开销）的低工艺和高良率可以获得有效降低成本开销。除芯片流片制造成本外，研发成本也逐渐占据芯片成本的重要组成部分，通过采用已知合格裸片进行组合，可以有效缩短芯片的研发周期及节省研发投入。同时Chiplet芯片通常集成应用较为广泛和成熟的芯片裸片，可以有效降低了Chiplet芯片的研制风险，从而减少重新流片及封装的次数，有效节省成本。

Chiplet有望降低芯片制造的成本。SoC中具有不同计算单元，以及SRAM、I/O接口、模拟或数模混合元件等。除了逻辑计算单元以外，其他元件并不依赖先进制程也通常能够发挥很好的性能。所以，将SoC进行Chiplet化之后，不同的芯粒可以根据需要来选择合适的工艺制程分开制造，然后再通过先进封装技术进行组装，不需要全部都采用先进的制程在一块晶圆上进行一体化制造，这样可以极大的降低芯片的制造成本。以AMD为例，AMD第二代EPYC服务器处理器Ryzen采用小芯片设计，将先进的台积电7nm工艺制造的CPU模块与更成熟的格罗方德12/14nm工艺制造的I/O模块组合，7nm可满足高算力的需求，12/14nm则降低了制造成本。

全球半导体芯片巨厂纷纷布局Chiplet，Chiplet未来市场空间广阔。AMD、台积电、英特尔、英伟达等芯片巨头厂商嗅到了这个领域的市场机遇，近年来开始纷纷入局Chiplet。AMD最新几代产品都极大受益于“SiP+Chiplet”的异构系统集成模式；另外，近日苹果最新发布的M1Ultra芯片也通过定制的UltraFusion封装架构实现了超强的性能和功能水平，包括2.5TB/s的处理器间带宽。在学术界，美国加州大学、乔治亚理工大学以及欧洲的研究机构近年也逐渐开始针对Chiplet技术涉及到的互连接口、封装以及应用等问题展开研究。据Omdia报告，预计到2024年，Chiplet市场规模将达到58亿美元，2035年则超过570亿美元，市场规模将迎来快速增长。

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